一、DLL在FPGA时钟设计中的应用（论文文献综述）
刘煦[1]（2021）在《GM单光子探测器用高精度时间数字转换电路研究》文中进行了进一步梳理单光子探测在激光雷达三维成像、激光测距、荧光寿命成像、激光通信等领域具有广泛应用前景。工作在盖革区的雪崩光电二极管,单个光子即可触发二极管雪崩,产生雪崩电流,是一种很好的单光子器件。基于盖革雪崩光电二极管（GM-APD）焦平面的单光子探测系统具有灵敏度高、探测距离远、测距精度高等特点,它通过计量光子飞行时间实现距离探测。集成时间-数字转换电路（Time to Digital,TDC）的读出电路（Readout Circuit,ROIC）配合GM-APD阵列可精准测量光子飞行时间。TDC的计时精度决定整个探测系统的测距精度,因此时间-数字转换电路是读出电路内关键模块。铟镓砷（InGaAs）APD探测器可应用于短波红外波段,具有探测效率高、制冷要求低、响应速度快、对人眼安全等特点。论文在InGaAs GM-APD单光子探测三维成像、三维测距系统的应用背景下,结合光子飞行时间计时精度高、计时量程大、工作帧频高的应用需求,开展应用于长线列/面阵GM-APD焦平面的高精度时间-数字转换电路研究,具体内容如下:（1）针对线列应用,采用两段式方案,设计一款128×4线列型TDC,满足50μm中心距应用。低段位通过Cyclic算法和Nutt插值技术,在一个探测帧内对时间剩余误差进行多次放大并量化,可在100 MHz参考时钟频率下实现超高精度计时,高段位通过线性反馈移位寄存器扩展计时量程。实测结果表明,TDC可实现78.3 ps时间分辨率,10 k Hz工作帧频下的平均功耗为30.7 m W,具有向更大规模扩展的能力。（2）针对面阵应用,采用局部共享型三段式结构,设计一款64×64低误码率面阵型TDC,满足100μm中心距应用。低段位TDC全阵列共享,基于多相位时钟,实现亚纳秒时间分辨率。低段位和中段位通过延迟采样方式大幅降低锁存误码概率,提升TDC的线性度。实测结果表明,TDC可实现0.5 ns时间分辨率,-0.4 LSB<DNL<0.4 LSB,-0.4 LSB<INL<0.6 LSB,实现了低误码率。（3）面阵型TDC多级分相时钟通过DLL/PLL生成,突破参考时钟周期限制,实现高精度计时。全局时钟信号通过H型时钟网络进入各像素单元,提升各像素计时一致性。实测和后仿真结果表明,DLL锁定范围内,相位噪声低于-127d Bc/Hz@频偏1 MHz,RMS抖动低于3 ps,PLL相位噪声低于-117 d Bc/Hz@频偏1 MHz,RMS抖动低于4 ps,时钟树后仿真各节点信号延迟误差小于1%,满足应用需求。
严海月[2]（2021）在《应用于量子密钥分发系统的自校准可编程延时芯片研究与设计》文中提出在当前量子通信密钥生成设备中常用的是门控型单光子探测器,门控型探测器的一个控制要点是,只能在量子信号光脉冲到达探测器的一个很小的时间窗口（门控窗口）,探测器才能响应。在实际的系统中,由于信号光和同步光经过的光程不同以及电信号处理带来的延时等因素,探测器门控信号往往不能和光脉冲信号在探测器处精确对准,所以系统就需要一种控制方式实现门控信号与光脉冲信号的精确对准。可编程延时芯片除了应用于探测器中,在光源驱动的窄脉冲形成等电路中也有应用。随着密钥生成设备的量子信号光脉冲重复频率越来越高,设计一款高线性度、较高工作频率的可编程延时电路,可以有效提高密钥生成设备的性能与稳定性。本文重点研究基于延时锁定环的无需片外校准的可编程延时电路及其关键模块的设计。本文基于SMIC 55nm 1P7M CMOS工艺,设计了一种可扩展的双通道模式的两级数字时间转换器。在单通道模式下,每个通道的延时动态范围为0ns～5ns,扩展模式下,通道延时动态范围为0ns～10ns。粗延时级采用延时链路结构来实现大的动态范围,细延时级采用可调负载电容的机制来提高延时分辨率。针对较大的工作温度范围和较大的工艺偏差,提出了粗延时锁定环和细延时锁定环分别为粗延时链路和细延时链路提供可随温度变化和工艺偏差自动调节的偏置电压。同时提出了适应于高频工作的粗压控延时单元结构和细压控延时单元结构。对于可编程延时芯片中的低抖动时钟模块,本文采用了基于电荷泵型的锁相环结构,在环形振荡器这一关键模块中,采用误差放大器来改善调谐曲线的线性度,增加使能控制信号使其满足环形振荡器的振荡条件,基于电容阵列和尾电流相结合的方式进行调谐,提出了一种双开关切换的数字电容阵列调谐方式,可以保证环形振荡器中心频率和调谐曲线增益不变的基础上来增大调谐范围。基于系统各个模块对电源的需求,本文提出了包括上电检测模块、带隙基准和低压差线性稳压器的电源网络,系统中改进了一种自适应偏置缓冲级结构的低压差线性稳压器来保证环路稳定的基础上解决电流负载能力与电流效率不适配的问题,同时为了避免在上电过程中在电源电压上产生很大的电流,将低压差线性稳压器的功率管分为两部分,在低压差线性稳压器上电期间,只开启其中小尺寸功率调整管,上电完成后再开启大功率管,负载调整率可以达到-0.03mV/mA@0～20mA,在低频段,电源抑制比最差可达到66dB。通过理论分析、仿真验证以及实际的芯片设计验证,最后经过详细的测试,本文提出的可编程延时芯片实现了 9.77ps的延时分辨率（最小步长）,可适应于-40～85℃温度范围和3.3±0.3V的电源电压范围,可以工作在50MHz～1.5GHz的频率范围内,芯片面积为2.0475mm2（包括IO PAD）,核心面积为0.76mm2,在输入信号频率1.5GHz下,通道0的INL为1.60LSB,通道1的INL为-1.08LSB。在双通道模式下,INL 为 2.20LSB。通道 0 的 RMS 抖动为 8.68ps@100MHz,7.23ps@1.5G。通道 1 的 RMS 抖动为 6.18ps@625MHz,7.09ps@1.25GHz。
王学思[3]（2021）在《面向65nm的高速DDS设计与实现》文中研究说明直接数字频率合成器（Direct Digital Frequency Synthesizer,DDS）是当代电子系统中的一个关键单元,因其可以提供的高性能的频率输出以及快速的频率切换能力被广泛应用于现代的通信系统,雷达系统以及高精尖的测量仪器等诸多方面。随着制造工艺的不断进步,集成电路的尺寸越来越小,面向ASIC设计的DDS被越来越多的研究与制造,在例如5G,MIMO等前沿技术的研究中发挥越来越重要的作用。本文基于TMSC 65nm工艺对高速DDS的数字单元进行了设计与实现。首先对数字单元的高速并行结构以及核心的相幅转换算法进行了深入研究,完成了相应的MATLAB的仿真分析。基于此进行了面向ASIC实现的相幅转换算法改进和优化,在减小了面积的同时使其更适合与高速电路的结构设计。然后本文基于可编程逻辑器件完成了对DDS数字单元电路进行了原型验证,保证其电路功能的正确性。同时根据后端DAC的结构,设计并实现了一种基于内插加调制的电路结构使数字前端可以在6GHz的输入下完成12Gsps的数据输出。其次还进一步对高速DDS芯片设计中涉及到的关键单元进行了研究与设计,其中在高速设计中为了保证整体的DDS时钟架构稳定可靠,保证数模交互的过程中的数据正确性,对DDS芯片中的延迟锁相环（Delay Locked Loop,DLL）搜索算法进行了研究与设计。同时,针对目前电流舵型DAC的失配误差导致输出性能较低的问题,动态元件匹配技术（Dynamicelementmatching,DEM）的实现结构也被不断的研究与设计。本文对不同的DEM实现结构进行了对比与分析,最终对DEM电路进行了设计与实现。最后本文对于整体的SPI接口进行了方案设计与实现,并对整体的控制流程进行了原型验证,保证数字单元的控制部分功能正确。最后基于TSMC 65nm工艺对DDS数字单元在后端进行了设计与验证,完成了逻辑综合、形式验证以及布局布线等相关工作,从ASIC设计的角度完成了数字后端的时序收敛以及DRC检查,得到了初步的面积、功耗以及时序报告,完成了时序以及DRC的验证工作,最终完成了整个数字单元的设计与交付工作,单个DDSCORE单元可以在1GHz的时钟下收敛,整体的DDS数字单元可以保证6GHz的时钟收敛,最终验证其数字单元全频带的SFDR达到了 100dB左右,满足了高速高性能DDS的设计需求。
庞高远[4]（2021）在《高精度时间数字转换器的研究与设计》文中进行了进一步梳理随着半导体工艺的进步,电路的供电电压不断降低,电压域模拟电路的设计与优化愈发困难,集成电路的“数字化”已经成为一种趋势。先进集成电路工艺在时间域量化的精度已经达到皮秒级,随着工艺的发展,时间域量化的优势将愈发明显。时间数字转换器（TDC）用于测时电路,可以将输入的时间域信号转换为数字信号,在激光测距、量子物理、分子影像等诸多领域都有着广泛的应用,高精度、大测量范围时间测量技术已经成为当前的研究热点。本文针对TDC在飞行时间测量（To F）等对分辨率与测量范围均有较高要求的应用领域,设计了兼顾分辨率与测量范围的TDC电路。该TDC能够在两种模式下工作:模式一需要外接高质量参考时钟,拥有更高的测量范围,能够克服工艺、电压、温度（PVT）对TDC实际测量的影响;模式二不需要外接参考时钟,拥有更高的分辨率。两种工作模式均可单独作为独立的TDC使用。本文的具体工作主要分为两个方面:在TDC设计方面:基于Cadence Spectre仿真平台与SMIC 55nm CMOS工艺,针对传统TDC分辨率与测量范围相互制约的问题,设计了一种基于延迟锁相环（DLL）的二级内插式TDC。该TDC第一级使用倍频延迟锁相环（MDLL）内插结构扩大测量范围。仿真验证结果表明,在参考时钟为10MHz,倍频系数为25倍的前提下,该TDC的分辨率为7.8ps,测量范围达到130us,单次插值内微分非线性（DNL）小于0.4LSB,积分非线性（INL）小于0.4LSB。进一步地,针对其需要外接高质量参考时钟的缺陷,设计了一种基于环形结构的两步式TDC。该TDC第一级使用差分环形结构以扩大测量范围。仿真验证结果表明,该TDC的分辨率为5.5ps,测量范围达到5.8us,微分非线性（DNL）小于0.5LSB,积分非线性（INL）小于1.3LSB。两种TDC的第二级均通过改变压控延迟单元输出端负载电容的数量,利用DLL结构精确控制压控延迟单元的延迟,以产生代表分辨率的延迟差,进而实现细量化,提升分辨率。TDC测试方面:给出了一种基于FPGA的TDC测试方法和流程,使用XILINX kintex-7 FPGA开发板,搭建TDC测试平台,对所参与的SMIC 0.18um CMOS工艺下流片的内插式TDC芯片完成精度测试。另外,针对所设计二级内插式TDC结构的特殊性,提出了一种改进的码密度测试算法,该算法能够提取内插式TDC中延迟单元的失配误差信息,针对此算法完成了MATLAB建模与仿真。
郎子健[5]（2021）在《硅像素探测器中的高事例率高精度TDC ASIC原型电路的研究》文中研究说明硅像素探测器因为其良好的位置分辨能力,在加速器粒子物理实验中时常作为径迹探测器集成到最靠近束流的位置。随着像素探测器的发展,它也在其他场景（例如X光成像领域）得到了应用。针对不同场景的应用需求,像素探测器不仅仅需要具备高精度的位置分辨能力,也同时需要具备高精度的能量分辨和时间分辨。像素探测器沉积能量的测量可以采用TOT（Time-Over-Threshold）技术将能量测量转变为脉冲宽度的测量,因此高精度的时间信息获取能力是像素探测器优化的一个重要方向。本论文着眼于提高硅像素探测器的时间分辨能力,在对典型的高精度时间测量方法和现有的硅像素探测器中时间信息获取方法调研基础上,提出了能够处理硅像素探测器前端读出电子学特殊的输出信号（相邻脉冲最短的时间间隔为500 ps,短时间内最多有1 1个连续脉冲）,且具有高时间测量精度的TDC（Time-to-Digital Converter）ASIC（Application Specific Integrated Circuit）原型电路的设计方案,预期将其作为核心电路集成到像素一列的末端。此TDC采用粗细结合的测量方法,其中粗时间测量采用直接计数法,细时间测量采用TAC（Time-to-Amplitude Converter）结合 ADC（Analog-to-Digital Converter）的方法来实现。基于130 nm工艺完成了原型电路的设计,仿真结果显示该电路可以最多处理连续11个事例,相邻事例的最短时间间隔为500 ps,bin size约为2 ps,DNL（Differential Non-Linearity）好于3 ps,时间测量精度好于8 ps rms。为了未来TDC ASIC的系统测试,本论文工作中还基于FPGA（Field Programmable Gate Array）设计了多通道TDC的验证电路系统,并构建了测试平台,在此平台上完成了一个16通道FPGA TDC的验证和测试,为下一步测试工作做好了准备。
吕延歌[6]（2020）在《基于DLL的高精度TDC的研究与设计》文中研究指明在国际单位制的七个基本物理量中,时间量是最基本的,与其他物理量相比,时间量具有更高的普遍性、高精度测量性以及广泛性,为了探究某些物理量,常将他们转换为时间量进行分析,而TDC（Time-to-Digital Converter,时间数字转换器）能够将连续的时间信号转换成便于测量的离散数字信号,对两个异步信号之间的时间间隔进行测量。TDC以其优越的性能和高精度测量应用于许多领域,如激光测距领域、电子测量领域、医学领域、高能物理领域等。在高精度测量领域,往往要求TDC达到ps级的精度,高性能TDC的研究就显得尤为重要。近年来,在对TDC的研究中,实现TDC的主要方法有:Flash单延时链法、Vernier双延时链法。目前的TDC结构多为单一模式或者两段式结构,在实现ps级精度时,为节省面积,其能达到的动态范围多为ns级。因而,同时满足高精度和高动态范围要求一直是TDC研究的瓶颈,也是TDC发展的方向。此外,TDC的稳定性和准确性也是研究过程中需要考虑的重要因素。本论文针对目前TDC的研究瓶颈和发展方向,依据目前TDC的组合原理,提出了基于DLL（Delay-Locked Loop,延时锁相环）的高精度TDC的电路架构,该TDC为三级TDC结构,主要包括粗计数TDC、中间级计数TDC、细计数TDC以及DLL电路,对时间间隔进行分级测量,兼容实现宽动态范围和高分辨率。本论文设计的粗计数TDC采用计数器型TDC架构,可实现宽动态范围;中间级计数TDC采用单延时链TDC架构,处理粗计数TDC剩余误差;细计数TDC采用Vernier双延时链TDC架构,处理中间级计数TDC剩余误差,可实现突破门延时限制的高分辨率。此外,DLL电路用于为中间级计数TDC和细计数TDC提供基准电压,大大地提高了高频下TDC电路测量的稳定性和准确性。本设计采用SMIC 0.13μm工艺,通过Cadence及Matlab等软件完成电路设计、版图绘制以及电路仿真,在640MHz的时钟输入下,本论文设计的基于DLL的高精度TDC实现的动态范围可达51μs,测试精度可达10ps,死区时间低于2ns。
高尚[7]（2020）在《FPGA高速DDR3存储器接口设计》文中研究说明随着5G通讯、大数据、AI等新兴领域的迅速发展,灵活性高、通用性好的现场可编程门阵列（FPGA）在应用中展现出更大的潜力,国内FPGA产业也将迎来新的发展机遇。在基于FPGA的数据处理应用中,由于FPGA片内集成的存储资源容量有限,因此需要借助传输速率高、容量大的DDR（Double Data Rate）存储器来扩展存储空间。DDR3是广泛应用于硬件系统的第三代DDR存储器,数据传输速率进一步提升,在服务器等应用中可达2133Mbps甚至更高。为了对DDR3存储器进行高速访问,FPGA需要通过专门的存储器接口IP来完成数据同步及信号时序处理。如今高速系统对互连通信带宽的需求与日俱增,作为FPGA技术中高速互连的重要组成部分,DDR3存储器接口的性能成为关键设计指标,在满足关键路径时序要求的同时实现更高传输速率将是存储器接口设计中的难点。本文在研究DDR3存储器规范及高速接口相关原理的基础上,设计出适用于FPGA芯片的半定制DDR3物理层接口（PHY）架构,并基于定制宏单元完成了数据读路径写路径、数据写路径、命令/地址路径、时钟网络及初始化训练等功能模块的设计。接口验证中,首先对定制宏单元进行了功能仿真及后仿真,随后搭建数模混合仿真平台对整个物理层接口进行了系统级验证。论文中介绍了存储器接口的常规实现方式,并指出了高速存储器接口设计中需要解决的挑战性问题,即FPGA内核与DDR3的工作频率差距大导致的频率及数据速率匹配问题及高传输速率下时序窗口被压缩导致的数据同步困难。针对性的设计了一种比率可调的数据带宽转换结构gearbox来完成内核与存储器之间的频率及速率匹配。为了解决数据同步问题,设计专用时钟同步模块来产生传输路径中的数据同步时钟,除此之外,初始化训练模块将通过读校准和Write Leveling对路径时序进行训练及调整,保证了DDR3的信号时序规范及接口数据传输的稳定性。本论文源于某FPGA项目,设计的DDR3物理层接口将作为配套IP使用,在不考虑传输信号完整性的情况下,接口速率可达1600Mbps。定制宏单元基于28nm定制单元库设计,将作为硬核资源集成在FPGA芯片内。
王晶楠[8]（2019）在《一种可编程数字延迟锁定环的研究与设计》文中研究表明延迟锁定环（Delay Locked Loop,DLL）作为一种时钟生成电路,相比于锁相环（Phase Locked Loop,PLL）,其具有结构简单、相位误差不积累、环路稳定性强、噪声灵敏度高、输出抖动低的优点,同时还具备稳定性和运行性能不受温度、工作电压和制造过程等因素影响的特点,已被广泛用于相位同步、时钟去歪斜和多相时钟获取等领域中,成为当今超大规模集成电路（Very Large Scale Integration Circuit,VLSI）设计中不可或缺的一部分。近年来,随着集成电路技术的发展,用户对功耗、片上时钟频率、锁定时间和抗干扰性等方面需求的逐渐提升,使得工作频率范围宽、抖动小、功耗低的高性能可编程DLL电路的研发成为VLSI设计领域的研究热点之一。本文在总结其它设计的基础上,拟解决现有DLL结构的不足、拓宽其工作频率范围并提高系统抗干扰能力,以适应高性能DLL应用需求。以某国产可编程逻辑门阵列（Field Programmable Gate Array,FPGA）的研制为背景,基于GF28nm标准CMOS工艺,采用全定制设计方法,提出一款具有工作频率范围宽、功耗低等特点的高性能可编程DLL电路结构。本文具体内容如下:首先,阐述了DLL的研究现状及发展趋势,对DLL的工作原理和性能参数做了分析讨论,并针对三大类已有DLL电路结构原理深入研究,从电路结构、适用范围的角度对比性能优劣。其次,根据系统需求,提出设计指标,构建DLL系统架构。通过加入数字移相器,提高了电路整体性能。详细分析和研究了复位、可变相移、固定相移、时钟去歪斜等主要功能。再次,基于对DLL电路功能和设计指标的分析,详细阐述各功能模块电路的设计过程,并完成电路的前仿真,验证其功能正确性。最后,对所提出的可编程数字DLL结构进行版图布局设计和后仿真,并对前、后仿真结果进行了分析和比较。仿真结果表明,在1.0V标准工作电压下,延迟精度92ps。可管理的时钟信号频率范围为19MHz500MHz,系统总功耗仅为15.42mW,总体布局面积为432μm×144μm,其性能指标完全满足FPGA芯片的系统需求。本文的研究创新点如下:（1）通过分析现有几种延迟单元的原理和优缺点,提出一种使用交叉耦合负载的全差分结构延迟单元。该结构提高了延迟线对电源和衬底耦合等环境噪声的抗干扰能力,同时保证获得较大的输出摆幅和更陡的信号边沿。采用差分时钟有助于减少输出时钟的抖动和占空比失真,从而比单端信号产生更低的功耗、拥有更快的速度。（2）以提高DLL系统输出时钟的灵活性为目标,提出了一种应用于高性能DLL的可配置全差分结构等占空比整数半整数分频器。基于周期插入的思想,采用差分时钟信号周期插入及脉冲展宽的方法,设计了一种互锁的差分电路结构。相比于传统方法分频器,本分频器具有工作频率范围宽、抗干扰性好、可实现等占空比等优点。
王鹏翔[9]（2013）在《应用于FPGA芯片IO的延时管理模块的设计和实现》文中认为随着集成电路技术的不断进步,FPGA芯片的性能也不断提升,在通信领域、计算机领域和消费类电子领域得到了广泛的应用。用户对FPGA芯片的灵活性和兼容性也提出了更高的要求。商用FPGA芯片为了支持更多的传输协议,都设计了1O单元的延时管理电路,对1O单元的传输延时进行精确的调节和控制,使FPGA芯片能够适应多种不同的传输时序要求,并有效提高了FPGA系统中芯片间数据传输的可靠性。使用传统的延时链对数据通路进行延时调节的方法虽然具有一定的可行性,但延时单元的延时长度易受PVT影响而发生变化,导致实际的延时调节量偏离设计预期,如用户预期调整78ps延时,但实际电路受PVT影响,延时长度可能严重偏离78ps,导致数据沿错过采样时钟沿,为了保证传输正确,就必须降低时钟频率,这制约了数据传输的速度,甚至会影响传输的可靠性。本文正是在这样的背景下,提出了一种使用数字延时锁相环进行延时链校准的延时管理电路。通过为延时链设计校准机构,使延时链的延时长度仅由参考时钟的周期长度确定,而不受芯片工艺和工作环境的干扰,从而提供恒定的延时调节分辨精度。作为针对数字工艺进行的优化,提供延时校准功能的延时锁相环采用数字结构实现。设计充分利用了DDLL环路的工作特点和FPGA芯片中的可用时钟资源,创新性的提出了过采样量化的思想,在提供足够量化精度的前提下,避免使用结构复杂的传统TDC电路,只使用lbit TDC量化相位误差,大大精简了电路设计的复杂程度。传统结构中要达到相同精度,必须使用于环路相同位宽的TDC电路进行采样,以本设计为例,需要使用8bit TDC,这样高精度的TDC电路必须使用GRO结构或者伪差分链结构,而不幸的是,伪差分结构本身就需要两个本设计所提出的延时校准电路来校准延时链。设计的延时管理电路使用65nm数字CMOS工艺,仿真结果表明DLL可在SS-FF全工艺角及-45～125度温度角下锁定,锁定后延时链可实现78ps的可调延时分辨精度,可调延时长度为5ns,DDLL锁定时间小于600ns。优于商用的Virtex-4系列芯片。芯片测试数据表明,Virtex-4系列芯片同类电路延时分辨精度同为78ps,64级抽头支持5ns的调节长度,但锁定时间为3us。
张承畅[10]（2011）在《多FPGA系统的关键问题及应用研究》文中指出多FPGA系统在系统结构中包含多片FPGA,且各片FPGA之间的互连遵从一定的拓扑结构。数字系统采用多片FPGA来构造的原因主要有:系统太大,用一片FPGA无法实现;不断扩展的电子应用领域,如3G LTE无线部署、由FPGA构造的超级计算机（如在爱丁堡大学制造的名为Maxwell的计算机）等;作为专用集成电路设计的样机;某些特殊领域的应用,如在数字阵列雷达接收机中的应用等。研究多FPGA系统的关键技术、构建多FPGA系统、探讨多FPGA系统的具体应用均具有重要意义。本文的研究工作体现在以下几个方面:①在比较全面总结文献资料的基础上,阐述多FPGA系统的概念、多FPGA系统的应用领域、多FPGA系统的应用研究现状、多FPGA系统的开发流程、多FPGA系统研究和开发的必要性。②研究多FPGA系统的系统结构,包括多FPGA系统的互连结构和多FPGA系统的的配置结构。分析几种常见的多FPGA系统的互连结构,指出其结构特点;对于多FPGA系统的配置结构,主要分为分散配置结构和集中配置结构两种基本类型。当前,由于大容量的FPGA多采用球栅阵列（BGA:Ball Grid Array）等高密度封装技术,在有效减少封装面积、提高可靠性和降低芯片成本的同时,还可为用户提供更多的引脚,这在一定程度上缓解了FPGA管脚资源不足的问题,同时,由于广泛采用多层板技术,使得相距较远的FPGA之间的互连可以通过在不同的板层布线来较为容易的实现,系统构建时其互连结构的设计应基于这些特点。在系统配置结构的选择上,由于使用单配置芯片的集中配置结构在硬件成本、PCB实现、配置管理、实验调试等方面比使用多个配置芯片的分散结构更具优势,应成为系统设计的首选。③系统研究多FPGA系统的逻辑分割算法。研究几种典型的分割算法:KL算法、FM算法、神经网络算法、遗传算法、集合覆盖算法以及基于虚拟连接技术的时分复用算法。针对电路结构中若存在反馈,当反馈总时延大于系统容忍值时,将会出现逻辑错误,提出一种通过改进传统遗传算法的适应性函数,以解决这一问题的方法。④多FPGA系统的配置和时钟同步方案研究在第四章进行,以一多FPGA系统的实验系统开发为例,提出一种小规模多FPGA系统的配置方案,实现一种基于DLL的多FPGA系统时钟同步方法。⑤研究基于脉冲积累以改善脉冲雷达检测性能的方法,提出一种基于FPGA的数字化实现方案,并进行工程实现。⑥分析多FPGA系统用于数字阵列雷达接收机设计的可行性和技术优势,并就其具体实现进行探讨,设计一套中频接收支路为20路的数字阵列雷达接收机。
二、DLL在FPGA时钟设计中的应用（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、DLL在FPGA时钟设计中的应用（论文提纲范文）
（1）GM单光子探测器用高精度时间数字转换电路研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1 章 引言 |
| 1.1 研究意义及背景 |
| 1.1.1 课题研究与应用背景 |
| 1.1.2 课题研究意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.2.1 国外研究现状 |
| 1.3 研究内容与设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织架构 |
| 第2 章 时间-数字转换电路设计基础 |
| 2.1 近红外单光子探测工作原理 |
| 2.1.1 InGaAs GM-APD工作原理 |
| 2.1.2 激光主动测距工作原理 |
| 2.1.3 多段式TDC计时原理 |
| 2.1.4 Cyclic型 TDC计时原理 |
| 2.2 时钟驱动型读出电路架构 |
| 2.2.1 通道独享型架构 |
| 2.2.2 全局共享架构 |
| 2.2.3 局部共享型架构 |
| 2.3 线列/面阵型TDC性能参数分析 |
| 2.3.1 时间分辨率 |
| 2.3.2 计时量程 |
| 2.3.3 非线性特性 |
| 2.3.4 时钟网络 |
| 2.3.5 功耗 |
| 2.4 本章小结 |
| 第3 章 低功耗高精度两段式线列型TDC设计 |
| 3.1 线列TDC整体架构设计 |
| 3.2 低功耗高精度关键电路设计 |
| 3.2.1 时间放大器设计 |
| 3.2.2 Cyclic TDC设计 |
| 3.3 线列电路系统版图设计 |
| 3.4 本章小结 |
| 第4 章 低误码率高精度三段式面阵型TDC设计 |
| 4.1 阵列TDC整体架构设计 |
| 4.2 基于DLL的低抖动多相位时钟产生电路 |
| 4.2.1 TSPC型D触发器 |
| 4.2.2 双边沿触发型鉴相器 |
| 4.2.3 差动型电荷泵 |
| 4.2.4 压控延迟链 |
| 4.2.5 多相位时钟 |
| 4.3 基于PLL的分频可调多相位时钟产生电路 |
| 4.3.1 上升沿触发型鉴频鉴相器 |
| 4.3.2 环形振荡器 |
| 4.3.3 可编程计数器 |
| 4.4 高均匀性时钟网络设计 |
| 4.4.1 H型时钟网络设计 |
| 4.4.2 时钟网络后仿真分析 |
| 4.5 高精度低误码TDC关键电路设计 |
| 4.5.1 低误码率时钟信号锁存电路 |
| 4.5.2 中段位低误码TDC设计 |
| 4.5.3 高段位TDC设计 |
| 4.5.4 三段式TDC仿真验证 |
| 4.6 TDC阵列系统与版图设计 |
| 4.6.1 单像素电路设计 |
| 4.6.2 阵列系统版图设计 |
| 4.7 本章小结 |
| 第5 章 高精度时间-数字转换电路测试与分析 |
| 5.1 GM-APD焦平面用高精度TDC专用测试平台搭建 |
| 5.2 低抖动延迟锁相环测试与分析 |
| 5.2.1 DLL功能与锁定范围测试 |
| 5.2.2 DLL相位噪声/RMS抖动测试 |
| 5.2.3 DLL静态相位误差测试 |
| 5.2.4 测试小结 |
| 5.3 分频系数可调锁相环测试与分析 |
| 5.3.1 PLL功能与锁定范围测试 |
| 5.3.2 抖动/相位噪声测试 |
| 5.3.3 测试小结 |
| 5.4 低功耗超高精度线列型TDC测试与分析 |
| 5.4.1 功能与时间分辨率测试 |
| 5.4.2 非线性性能测试 |
| 5.4.3 测试小结 |
| 5.5 低误码高精度阵列型TDC测试与分析 |
| 5.5.1 功能与时间分辨率测试 |
| 5.5.2 非线性性能测试 |
| 5.5.3 测试小结 |
| 5.6 本章小结 |
| 第6 章 总结与展望 |
| 6.1 全文总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（2）应用于量子密钥分发系统的自校准可编程延时芯片研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 研究现状 |
| 1.3 本文贡献 |
| 1.4 内容安排 |
| 第2章 数字时间转换器概述 |
| 2.1 数字时间转换器原理 |
| 2.2 数字时间转换器的主要性能参数 |
| 2.3 数字时间转换器的类型 |
| 2.3.1 模拟类数字时间转换器 |
| 2.3.2 数字类数字时间转换器 |
| 2.3.3 延时单元 |
| 2.4 本章小结 |
| 第3章 延时锁定环的基本概述 |
| 3.1 延时锁定环的基本原理和基本结构 |
| 3.2 延时锁定环的主要性能指标 |
| 3.2.1 锁定时间 |
| 3.2.2 锁定范围 |
| 3.2.3 抖动 |
| 3.2.4 静态相位误差 |
| 3.3 延时锁定环的环路分析 |
| 3.4 本章小结 |
| 第4章 基于延时锁定环的数字时间转换电路研究与设计 |
| 4.1 概述 |
| 4.2 可编程延时电路的系统级分析与设计 |
| 4.3 延时链路的研究与设计 |
| 4.3.1 工作原理 |
| 4.3.2 粗延时链路的研究与设计 |
| 4.3.3 细延时链路的研究与设计 |
| 4.4 本文设计的延时锁定环 |
| 4.4.1 粗延时锁定环的研究与设计 |
| 4.4.2 细延时锁定环的研究与设计 |
| 4.5 仿真结果 |
| 4.5.1 粗延时锁定环和细延时锁定环的仿真结果 |
| 4.5.2 延时链路仿真结果 |
| 4.5.3 线性度仿真 |
| 4.6 本章小结 |
| 第5章 基于环形振荡器锁相环的低抖动时钟模块研究与设计 |
| 5.1 锁相环的基本原理和基本结构 |
| 5.1.1 锁相环的主要性能指标 |
| 5.1.2 锁相环的相位噪声 |
| 5.1.3 基于环形振荡器低抖动锁相环结构的概述 |
| 5.2 基于环形振荡器电荷泵型低抖动锁相环的设计 |
| 5.2.1 环形振荡器的研究与设计 |
| 5.2.2 鉴频鉴相器 |
| 5.2.3 分频器 |
| 5.2.4 环路滤波器 |
| 5.3 仿真结果 |
| 5.4 本章小结 |
| 第6章 电源模块的研究与设计 |
| 6.1 上电检测模块的设计 |
| 6.1.1 整体电源电压检测后仿真 |
| 6.2 带隙基准的设计 |
| 6.2.1 带隙基准的基本原理 |
| 6.2.2 传统带隙电压基准的概述 |
| 6.2.3 带隙电压电流基准的设计 |
| 6.2.4 带隙基准的仿真结果 |
| 6.3 低压差线性稳压器的研究与实现 |
| 6.3.1 低压差线性稳压器的基本原理 |
| 6.3.2 低压差线性稳压器的概述 |
| 6.3.3 低压差线性稳压器的设计 |
| 6.3.4 低压差线性稳压器的仿真结果 |
| 6.4 本章小结 |
| 第7章 版图设计与测试结果 |
| 7.1 版图设计 |
| 7.1.1 匹配性设计 |
| 7.1.2 可靠性设计 |
| 7.1.3 延时锁定环的版图设计 |
| 7.1.4 延时链路的版图设计 |
| 7.1.5 时钟模块的版图设计 |
| 7.1.6 电源模块的版图设计 |
| 7.1.7 数字电路 |
| 7.1.8 整体版图设计 |
| 7.2 芯片测试 |
| 7.2.1 测试方案及测试结果 |
| 7.3 本章小结 |
| 第8章 总结与展望 |
| 8.1 总结 |
| 8.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（3）面向65nm的高速DDS设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略词表 |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状及发展态势 |
| 1.3 本论文的主要工作与创新 |
| 1.4 本论文的结构安排 |
| 第二章 DDS数字单元的设计与实现 |
| 2.1 DDS的基本原理 |
| 2.2 高速DDS数字单元截取位宽的确定 |
| 2.2.1 相位截取位宽的确定 |
| 2.2.2 幅度量化位宽的确定 |
| 2.3 高速DDS数字单元相幅转换算法 |
| 2.3.1 传统的相幅转换算法 |
| 2.3.2 传统的CORDIC算法 |
| 2.3.3 改进型CORDIC算法(EXCESS-FOUR)算法 |
| 2.3.4 高速DDS数字单元核算法的建模仿真与性能评估 |
| 2.3.4.1 DDS核的高速并行结构 |
| 2.3.4.2 DDS核算法的MTALAB仿真与性能分析 |
| 2.4 高速DDS核的数字单元设计与实现 |
| 2.4.1 相位累加器的并行结构设计 |
| 2.4.2 相幅转换算法的电路实现 |
| 2.4.3 针对传统EXCESS-FOUR实现的电路结构的改进和优化 |
| 2.5 高速DDS数字单元的原型验证与性能评估 |
| 2.5.1 基于FPGA平台对DDS进行原型验证 |
| 2.5.2 高速DDS数字单元的性能评估 |
| 2.6 本章小结 |
| 第三章 DDS芯片设计中关键单元研究 |
| 3.1 高速DDS芯片整体架构 |
| 3.2 DLL搜索算法的研究与设计 |
| 3.2.1 DLL的基本结构 |
| 3.2.1.2 鉴频鉴相器 |
| 3.2.1.3 控制逻辑 |
| 3.2.1.4 可变延迟线模块 |
| 3.2.2 常用的DLL搜索算法 |
| 3.2.2.1 线性搜索算法 |
| 3.2.2.2 SAR算法 |
| 3.2.3 基于TDC电路的二元搜索算法 |
| 3.2.3.1 算法原理 |
| 3.2.3.2 电路架构 |
| 3.2.4 DLL功能验证 |
| 3.2.5 对比与分析 |
| 3.3 DEM模块的研究与设计 |
| 3.3.1 DEM的基本原理 |
| 3.3.1.1 电流舵DAC介绍 |
| 3.3.1.2 DEM原理 |
| 3.3.2 传统的DEM实现结构 |
| 3.3.2.1 DEM的树形结构 |
| 3.3.2.2 分组移位寄存器结构 |
| 3.3.3 基于不分组移位寄存器的DEM实现结构 |
| 3.3.3.1 DEM电路结构理论推导 |
| 3.3.3.2 分组DEM的DAC电路结构仿真 |
| 3.3.4 性能对比与分析 |
| 3.4 基于插值滤波的数据速率翻倍电路的设计与实现 |
| 3.4.1 4开关DAC的基本原理 |
| 3.4.2 基于内插加调制方案的数据速率翻倍电路的设计与实现 |
| 3.4.3 数据速率翻倍电路结构的性能分析 |
| 3.5 SPI接口设计 |
| 3.6 本章小结 |
| 第四章 面向65nm的DDS数字单元后端设计 |
| 4.1 ASIC后端设计的基本流程以及EDA工具介绍 |
| 4.1.1 ASIC后端的基本流程 |
| 4.1.2 后端EDA工具介绍 |
| 4.2 DDS芯片后端的逻辑综合 |
| 4.2.1 逻辑综合的环境设置 |
| 4.2.2 逻辑综合的基本步骤 |
| 4.2.3 后端综合的报告分析 |
| 4.3 DDS芯片后端的形式验证 |
| 4.3.1 形式验证的基本步骤 |
| 4.3.2 形式验证的报告分析 |
| 4.4 DDS芯片后端的版图设计 |
| 4.4.1 版图设计中的环境配置 |
| 4.4.2 版图设计的基本步骤 |
| 4.4.2.2 布局规划 |
| 4.4.2.3 时钟网络规划 |
| 4.4.2.4 布线设计 |
| 4.4.2.5 版图生成 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 全文总结 |
| 5.2 未来工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间取得的研究成果 |
（4）高精度时间数字转换器的研究与设计（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 时间数字转换器研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文的主要内容及结构安排 |
| 第二章 时间数字转换器理论基础 |
| 2.1 时间数字转换器工作原理 |
| 2.2 时间数字转换器性能参数 |
| 2.3 时间数字转换器结构 |
| 2.3.1 延迟链型TDC |
| 2.3.2 游标延迟链型TDC |
| 2.3.3 环形振荡器型TDC |
| 2.3.4 流水线型TDC |
| 2.3.5 脉冲收缩型TDC |
| 2.3.6 常见TDC结构对比 |
| 2.4 时间数字转换器的误差分析与测试 |
| 2.4.1 TDC误差来源 |
| 2.4.2 码密度测试原理 |
| 第三章 高精度时间数字转换器结构设计 |
| 3.1 基于延迟锁相环的二级内插式TDC |
| 3.1.1 二级内插式TDC整体结构 |
| 3.1.2 第一级粗量化电路 |
| 3.1.3 第二级细量化电路 |
| 3.1.4 余量求取电路 |
| 3.2 基于环形结构的两步式TDC |
| 3.2.1 两步式TDC整体结构 |
| 3.2.2 第一级粗量化电路 |
| 3.2.3 第二级细量化电路 |
| 3.2.4 余量求取电路 |
| 第四章 高精度时间数字转换器电路设计与仿真 |
| 4.1 基于延迟锁相环的二级内插式TDC |
| 4.1.1 第一级差分延迟单元设计与仿真 |
| 4.1.2 鉴相器设计与仿真 |
| 4.1.3 电荷泵设计与仿真 |
| 4.1.4 第一级MDLL联合仿真 |
| 4.1.5 余量求取电路设计与仿真 |
| 4.1.6 第二级DLL联合仿真 |
| 4.1.7 带负载电容的延迟单元设计与仿真 |
| 4.1.8 TDC整体性能仿真 |
| 4.2 基于环形结构的两步式TDC |
| 4.2.1 第一级环形TDC设计与仿真 |
| 4.2.2 余量求取电路设计与仿真 |
| 4.2.3 TDC整体性能仿真 |
| 4.3 本文与其他TDC对比 |
| 第五章 时间数字转换器的测试 |
| 5.1 基于FPGA的 TDC测试 |
| 5.2 内插式TDC码密度测试算法 |
| 5.2.1 理论分析 |
| 5.2.2 MATLAB建模与仿真 |
| 第六章 总结与展望 |
| 6.1 本文工作总结 |
| 6.2 未来展望 |
| 参考文献 |
| 附录1 部分测试代码与MATLAB数据处理代码 |
| 攻读硕士学位期间的学术活动及成果情况 |
（5）硅像素探测器中的高事例率高精度TDC ASIC原型电路的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 像素探测器的发展 |
| 1.2 像素探测器的应用 |
| 1.2.1 在粒子物理实验中的应用 |
| 1.2.2 X光成像中的应用 |
| 1.3 论文的整体安排 |
| 第二章 高精度时间测量和像素探测器中的时间测量 |
| 2.1 时间间隔测量方法 |
| 2.1.1 直接计数法 |
| 2.1.2 时间内插法 |
| 2.1.3 时钟分相法 |
| 2.1.4 多级时间内插法 |
| 2.1.5 游标卡尺法 |
| 2.1.6 时间幅度变换法 |
| 2.2 像素探测器读出电子学中的时间测量 |
| 2.2.1 Timepix系列芯片 |
| 2.2.2 TDCpix芯片 |
| 2.3 章节总结 |
| 第三章 TDC ASIC的方案设计 |
| 3.1 需求分析 |
| 3.2 TDC ASIC的方案设计 |
| 3.3 章节总结 |
| 第四章: TDC ASIC原型电路的设计和仿真 |
| 4.1 ASIC电路的整体结构 |
| 4.2 ASIC电路的具体设计和优化 |
| 4.2.1 输入级电路的设计 |
| 4.2.2 时间幅度变换电路的设计 |
| 4.2.3 量化电路的设计 |
| 4.2.4 粗计数和读出控制逻辑的设计 |
| 4.2.5 信号产生电路的设计 |
| 4.3 最终设计结果和关键指标的仿真结果 |
| 4.3.1 非线性的仿真 |
| 4.3.2 时间精度的仿真 |
| 4.3.3 整体功能的仿真 |
| 4.3.4 最终版图 |
| 4.4 章节总结 |
| 第五章: 基于FPGA的TDC测试系统的验证 |
| 5.1 基于FPGA的TDC测试系统结构 |
| 5.2 FPGA TDC测试系统的设计 |
| 5.2.1 输入级电路的设计 |
| 5.2.2 TDC的设计 |
| 5.2.3 数据储存和传输模块的设计 |
| 5.3 FP GA TDC系统的测试 |
| 5.3.1 非线性测试 |
| 5.3.2 时间精度测试 |
| 5.4 章节总结 |
| 第六章: 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的其他研究成果 |
（6）基于DLL的高精度TDC的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外发展现状 |
| 1.2.1 国外发展状况 |
| 1.2.2 国内发展状况 |
| 1.3 论文研究内容及结构安排 |
| 第2章 TDC原理和方法 |
| 2.1 TDC的工作原理 |
| 2.2 TDC的实现方法 |
| 2.2.1 模拟TDC |
| 2.2.2 计数器型TDC |
| 2.2.3 延时链TDC |
| 2.2.4 游标型TDC |
| 2.3 TDC组合方式原理 |
| 2.4 本章小结 |
| 第3章 DLL的基本原理 |
| 3.1 DLL的整体架构 |
| 3.2 PFD工作原理 |
| 3.3 CP工作原理 |
| 3.4 VCDL的工作原理 |
| 3.5 DLL的小信号模型 |
| 3.6 本章小结 |
| 第4章 基于DLL的高精度TDC的电路设计 |
| 4.1 基于DLL的高精度TDC的整体架构 |
| 4.2 CTDC电路设计 |
| 4.3 Middle Edge Detector电路设计 |
| 4.4 MTDC电路设计 |
| 4.5 Fine Edge Detector电路设计 |
| 4.6 FTDC电路设计 |
| 4.7 DLL电路设计 |
| 4.7.1 PFD电路设计 |
| 4.7.2 CP电路设计 |
| 4.7.3 延时单元电路设计 |
| 4.8 Encoder电路设计 |
| 4.9 本章小结 |
| 第5章 基于DLL的高精度TDC电路系统仿真及版图设计 |
| 5.1 关键电路模块仿真 |
| 5.1.1 CTDC电路仿真 |
| 5.1.2 MTDC电路仿真 |
| 5.1.3 FTDC电路仿真 |
| 5.2 DLL电路模块仿真 |
| 5.2.1 PFD电路仿真 |
| 5.2.2 CP电路仿真 |
| 5.2.3 DLL电路整体仿真 |
| 5.3 辅助电路模块仿真 |
| 5.3.1 Middle Edge Detector电路仿真 |
| 5.3.2 Fine Edge Detector电路仿真 |
| 5.3.3 译码电路仿真 |
| 5.4 系统仿真 |
| 5.5 版图设计 |
| 5.6 本章小结 |
| 第6章 总结与展望 |
| 参考文献 |
| 作者简介及在学期间所取得的科研成果 |
| 后记和致谢 |
（7）FPGA高速DDR3存储器接口设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 研究内容 |
| 1.4 论文结构 |
| 第二章 DDR3存储器及存储器接口概述 |
| 2.1 DDR存储器的发展 |
| 2.2 DDR3工作原理 |
| 2.2.1 DDR3存储原理 |
| 2.2.2 DDR3功能特性 |
| 2.2.3 DDR3命令及工作状态 |
| 2.3 FPGA存储器接口概述 |
| 2.4 小结 |
| 第三章 DDR3存储器接口设计 |
| 3.1 FPGA高速存储器接口设计要求 |
| 3.1.1 高速存储器接口设计的挑战 |
| 3.1.2 接口设计内容及要求 |
| 3.2 DDR3存储器物理层接口设计 |
| 3.2.1 数据读/写路径设计 |
| 3.2.2 地址/命令路径设计 |
| 3.2.3 接口时钟网络设计 |
| 3.3 存储器初始化及时序训练模块设计 |
| 3.3.1 存储器初始化 |
| 3.3.2 时序训练 |
| 3.4 DFI接口 |
| 3.5 小结 |
| 第四章 接口功能验证 |
| 4.1 验证方案与验证平台搭建 |
| 4.1.1 验证方案 |
| 4.1.2 验证平台的搭建 |
| 4.2 宏模块功能仿真 |
| 4.2.1 RX_SERDES及 TX_SERDES功能验证 |
| 4.2.2 RX_DELAY功能验证 |
| 4.2.3 RX_FIFO及 TX_FIFO功能验证 |
| 4.3 初始化及时序训练仿真 |
| 4.3.1 存储器初始化 |
| 4.3.2 读路径时序训练 |
| 4.3.3 写路径Write Leveling |
| 4.4 DDR3读写操作的逻辑仿真 |
| 4.4.1 读访问仿真 |
| 4.4.2 写访问仿真 |
| 4.4.3 随机读写仿真 |
| 4.5 小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 后续工作与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）一种可编程数字延迟锁定环的研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 引言 |
| 0.1 研究背景与意义 |
| 0.2 国内外研究现状 |
| 0.2.1 国外研究现状 |
| 0.2.2 国内研究现状 |
| 0.3 论文的主要研究工作及结构 |
| 第1章 延迟锁定环的理论基础 |
| 1.1 DLL基本工作原理 |
| 1.2 DLL主要性能参数 |
| 1.3 DLL分类 |
| 1.3.1 模拟延迟锁定环 |
| 1.3.2 数模混合延迟锁定环 |
| 1.3.3 全数字延迟锁定环 |
| 1.4 延迟锁定环的性能对比 |
| 1.5 本章小结 |
| 第2章 可编程数字DLL系统设计与功能分析 |
| 2.1 可编程数字DLL系统需求与设计指标 |
| 2.1.1 系统需求 |
| 2.1.2 本文设计指标 |
| 2.2 本论文DLL系统架构 |
| 2.2.1 全数字DLL基本类型 |
| 2.2.2 本设计DLL系统构图 |
| 2.2.3 可编程数字DLL功能分析 |
| 2.3 本章小结 |
| 第3章 系统电路设计与系统前仿真 |
| 3.1 鉴相电路 |
| 3.2 延迟单元 |
| 3.3 可变延迟线电路 |
| 3.4 数字相移器 |
| 3.5 时钟分、倍频电路 |
| 3.5.1 分频电路 |
| 3.5.2 倍频电路 |
| 3.6 输出选择电路 |
| 3.7 可编程控制编辑模块 |
| 3.8 DLL系统前仿真 |
| 3.8.1 时钟去歪斜功能 |
| 3.8.2 固定相移功能 |
| 3.8.3 可变相移功能 |
| 3.8.4 复位功能 |
| 3.8.5 分、倍频功能 |
| 3.9 本章小结 |
| 第4章 版图布局与后仿真 |
| 4.1 版图布局设计 |
| 4.2 后仿真 |
| 4.2.1 延迟电路 |
| 4.2.2 时钟分、倍频电路 |
| 4.2.3 DLL系统后仿真 |
| 4.3 性能对比 |
| 4.4 本章小结 |
| 第5章 结论与展望 |
| 5.1 结论 |
| 5.2 进一步工作的方向 |
| 致谢 |
| 参考文献 |
| 攻读学位期间发表的学术论文及参加科研情况 |
（9）应用于FPGA芯片IO的延时管理模块的设计和实现（论文提纲范文）
| 目录 |
| 摘要 |
| Abstract |
| 第一章 引言 |
| 1.1 论文的研究背景 |
| 1.2 国内外研究进展 |
| 1.3 论文研究的目的和意义 |
| 1.4 本论文的主要工作 |
| 1.5 本论文的主要内容和章节结构 |
| 第二章 延时管理模块的基本原理 |
| 2.1 延时调节的实现方式 |
| 2.1.1 连续可调的延时调节方式 |
| 2.1.2 量化可调的延时调节方式 |
| 2.1.3 两种调节方式的比较和存在的问题 |
| 2.2 延时管理模块的结构 |
| 2.3 延时链的设计 |
| 2.4 恒值控制系统 |
| 2.5 小结 |
| 第三章 PLL和DLL的基本原理 |
| 3.1 PLL和DLL的基本原理 |
| 3.1.1 PLL的基本原理 |
| 3.1.2 DLL的基本原理 |
| 3.2 PLL和DLL的特性对比 |
| 3.3 小结 |
| 第四章 DLL的数字化以及存在的问题 |
| 4.1 模拟DLL发展的局限 |
| 4.1.1 纳米工艺的挑战 |
| 4.1.2 模拟DLL的非理想效应 |
| 4.1.3 DLL的死锁和假锁问题 |
| 4.2 DLL的数字化 |
| 4.2.1 数字DLL的原理 |
| 4.2.2 DDLL与模拟DLL的主要区别 |
| 4.3 小结 |
| 第五章 FPGA中IO可编程延时管理模块的设计 |
| 5.1 可编程延时管理模块的系统设计 |
| 5.2 DDLL的设计 |
| 5.2.1 过采样量化器 |
| 5.2.2 DCDL的设计 |
| 5.2.3 延时单元的设计 |
| 5.2.4 DAC的设计 |
| 5.2.5 LPF的设计 |
| 5.3 小结 |
| 第六章 版图设计与后仿结果 |
| 6.1 版图设计 |
| 6.2 DDLL锁定仿真 |
| 6.3 DAC静态性能测试 |
| 6.4 延时链的仿真 |
| 6.5 Jitter的评估 |
| 6.6 小结 |
| 第七章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 参考文献 |
| 攻读学位期间论文发表情况 |
| 致谢 |
（10）多FPGA系统的关键问题及应用研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 FPGA 基础 |
| 1.1.1 FPGA 概述 |
| 1.1.2 FPGA 的基本架构 |
| 1.1.3 FPGA 的特点 |
| 1.1.4 FPGA 的开发流程 |
| 1.2 问题的提出 |
| 1.3 多FPGA 系统应用研究现状 |
| 1.4 多FPGA 系统的逻辑开发流程 |
| 1.5 论文研究的目的和研究内容 |
| 1.5.1 研究的目的 |
| 1.5.2 研究的主要内容和章节安排 |
| 2 多 FPGA 系统的系统结构研究 |
| 2.1 多FPGA 系统的互连结构研究 |
| 2.1.1 线阵结构 |
| 2.1.2 网格型（Mesh） |
| 2.1.3 交叉互连型（Crossbar） |
| 2.1.4 混合互连型 |
| 2.2 多FPGA 系统的配置结构研究 |
| 2.2.1 分散配置结构 |
| 2.2.2 集中配置结构 |
| 2.3 小结 |
| 3 多 FPGA 系统的逻辑分割算法研究 |
| 3.1 引言 |
| 3.2 理论基础 |
| 3.2.1 图的相关定义 |
| 3.2.2 图的相关运算 |
| 3.2.3 超图的概念 |
| 3.3 逻辑分割算法 |
| 3.3.1 以逻辑元件为对象的逻辑分割算法 |
| 3.3.2 以功能逻辑锥为对象的逻辑分割算法 |
| 3.3.3 以信息流为对象的分割算法 |
| 3.4 算法比较与分析 |
| 3.5 小结 |
| 4 多 FPGA 系统的配置和时钟同步方案研究 |
| 4.1 多FPGA 系统的配置方案研究 |
| 4.1.1 概述 |
| 4.1.2 基于Xilinx Platform Flash PROM XCF32P 的并行配置方案 |
| 4.2 多FPGA 系统的时钟同步研究 |
| 4.2.1 FPGA 的时钟结构 |
| 4.2.2 多FPGA 系统的时钟同步 |
| 4.3 多FPGA 实验系统设计 |
| 4.3.1 系统构成 |
| 4.3.2 系统测试 |
| 4.4 小结 |
| 5 基于 FPGA 的雷达脉冲积累器 |
| 5.1 引言 |
| 5.2 门限检测基础 |
| 5.3 脉冲积累 |
| 5.3.1 相干积累 |
| 5.3.2 非相干积累 |
| 5.4 基于FPGA 的雷达脉冲积累器 |
| 5.4.1 脉冲积累特性仿真 |
| 5.4.2 脉冲积累器的硬件实现 |
| 5.4.3 FPGA 中实现脉冲积累 |
| 5.4.4 实验测试与结果分析 |
| 5.5 小结 |
| 6 数字阵列雷达接收机中多 FPGA 系统的应用研究 |
| 6.1 引言 |
| 6.2 阵列天线技术 |
| 6.2.1 阵列天线基础 |
| 6.2.2 均匀线阵的分析与仿真 |
| 6.2.3 圆周阵列的分析与仿真 |
| 6.3 带通采样技术 |
| 6.3.1 概述 |
| 6.3.2 带通采样 |
| 6.4 数字下变频技术 |
| 6.4.1 数字下变频的结构 |
| 6.4.2 数字Costas 环 |
| 6.4.3 积分梳状滤波器 |
| 6.5 数字波束形成（DBF）技术 |
| 6.5.1 数字波束形成技术基础 |
| 6.5.2 波束形成的最佳权向量 |
| 6.5.3 数字波束形成的高效算法－CORDIC 算法 |
| 6.5.4 基于CORDIC 的自适应波束形成技术 |
| 6.6 基于多FPGA 系统的数字阵列雷达接收机的硬件实现 |
| 6.7 实验测试 |
| 6.8 小结 |
| 7 总结与展望 |
| 7.1 全文总结 |
| 7.2 下一步工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| A 作者在攻读博士学位期间完成的学术论文目录 |
| B 作者在攻读博士学位期间主持(参与)的科研项目 |
| C 作者在攻读博士学位期间申请的专利 |
四、DLL在FPGA时钟设计中的应用（论文参考文献）
- [1]GM单光子探测器用高精度时间数字转换电路研究[D]. 刘煦. 中国科学院大学(中国科学院上海技术物理研究所), 2021(01)
- [2]应用于量子密钥分发系统的自校准可编程延时芯片研究与设计[D]. 严海月. 中国科学技术大学, 2021(09)
- [3]面向65nm的高速DDS设计与实现[D]. 王学思. 电子科技大学, 2021(01)
- [4]高精度时间数字转换器的研究与设计[D]. 庞高远. 合肥工业大学, 2021(02)
- [5]硅像素探测器中的高事例率高精度TDC ASIC原型电路的研究[D]. 郎子健. 中国科学技术大学, 2021(08)
- [6]基于DLL的高精度TDC的研究与设计[D]. 吕延歌. 吉林大学, 2020(08)
- [7]FPGA高速DDR3存储器接口设计[D]. 高尚. 西安电子科技大学, 2020(05)
- [8]一种可编程数字延迟锁定环的研究与设计[D]. 王晶楠. 辽宁大学, 2019(01)
- [9]应用于FPGA芯片IO的延时管理模块的设计和实现[D]. 王鹏翔. 复旦大学, 2013(03)
- [10]多FPGA系统的关键问题及应用研究[D]. 张承畅. 重庆大学, 2011(07)